ГОСТ РМЭК 821-2000
Рисунок D.7 — Синхронная обработка последовательной цепочки арбитража
MTBF этой схемы может быть вычислено из периода сишала CLK. значений т и Т, для 74F175 и ожида
емых
частот
переключения сигналов BGxIN* и MWB.
D.6.3 А с и н х р о н н а яо б р а б о т к а п о с л е д о в а т е л ь н о йц е п о ч к ип о д т в е р ж
д е н и яи р с р ы в а н и я
На рисунке 0.8 приведен пример асинхронною способа обработки прерывателем сигнала последова
тельной цепочки подтверждения прерывания. Логическая схема, связанная с внугрнмодульным Источником
прерывания, устанавливает сигнал MYIRQ в высокое состояние, запрашивая прерывание по одной из линий
IRQ1*—IRQ7*. Когда будет обнаружен цикл подтверждения прерывания, прерыватель должен определить —
реагировать на цикл или нет. Если этот модуль запрашивает прерывание на подтверждаемом уровне, то он
отвечает на цикл подтверждения прерывания установкой информации стагуса/идентификадии на линиях дан
ных. а затем утверждает DTACK*. В противном случае он передает низкий уровень сигнала IACKIN* со своего
входа далее по последовательной цепочке, устанавливая 1ACKOUT* в низкое состояние. Выбор между этими
двумя альтернативами осуществляется устройством «А* (74F85) и отражается в сигнале MYLEVEL.
Сигнал AS* принимается и инвертируется с помощью элемента «В» (74F1240) для получения AS —
входного сигнала 2-отводной линии задержки «С». Через/ наносекунд после того как AS переходит в высо
кое состояние положительный перепад сигнала на выходе первого каскада задержки «С* фиксирует сигнал
MYLEVEL в триггере »D» (74F74). Если положительный перепад фиксирует высокое состояние сигнала MYLEVEL,
заставляя сигнал MYLVSAMP перейти в высокое состояние, верхний логический элемент 74F20 квалифици
руется и сигнал M YIACKIN* устанавливается в низкое состояние. В противном случае, квалифицируется
нижний логический элемент 74F20 и сигнал IACKOUT* устанавливается в низкое состояние. Значение / вы
числено таким, чтобы для сигнала MYLEVEL. формируемого из сигналов линий АО!—АОЗ,
обеспечивалось время установления для триггера «D». Поскольку сигнал MYIRQ нс имеет определенного
временного соотно шения с сигналом AS*, то нельзя полностью гарантировать время установления для
триггера *D*. т.е. он может перейти в состояние метастабильности, если MYIRQ переходит в высокое
состояние, a AS* переходит в низкое состояние в точно правильном (неправильном) соотношении. Эта
проблема решается вторым каска дом линии задержки «С». Как описано в разделе D.5. задержка /
между двумя выходными сигналами «С* должна быть достаточно длительной дтя перекрытия
разрешающего времени триггера -D * при выбранном значении MTBF плюс сдвиг между элементами
74F20. Когда выходной сишал ASD2 второю каскада линии задержки «С» переходит в высокое состояние,
сигнал MYLVSAMP и его комплементарный сигнал будут достоверными. В этот момент оба элемента
74F20 будут готовы отвечать на низкий уровень сигнала IACK1N*: либо, устанаативая MYIACK* в низкое
состояние и инициируя ответ этого модуля на цикл подтверждения прерывания, либо, устанавливая
IACKOUT* в низкое состояние, передавая подтверждение прерывании по последовательной цепочке
прерывателю следующего модуля. Отметим, что сигнал AS также является вход-
195