ГОСТ Р МЭК 61508-7—2012
Цель. Применить средство, выполняющее преобразование описания схемы на языке <V)HDL в список со
единений логических элементов.
Описание. Средство, отображающее функциональность схемы, описанной на исходном коде языка (V)HDL,
в соединения соответствущих логических элементов и примитивы схем из целевой библиотеки СИС. Выбор реа
лизации из множества возможных реализаций, выполняющей требуемую функциональность, зависит от самого
оптимального результата, который получен для ограничений синтеза, таких как синхронизация (тактовая частота)
и площадь кристалла.
Е.29 Применение проверенной в эксплуатации целевой библиотеки
П р и м е ч а н и е — См. также Е.4 «Средства, проверенные в эксплуатации».
Цель. Предотвращение систематических отказов, вызванных ошибками в целевой библиотеке.
Описание. Целевые библиотеки синтеза и моделирования для разработки СИС формируются из общей базы
данных и поэтому не являются независимыми. Типичными примерами систематических отказов являются:
- неоднозначность между реальным и промоделированным поведением элементов схемы:
- некорректное моделирование, например, времени установки и времени хранения.
Поэтому при проектировании СИС. выполняющих функции безопасности, должны использоваться только
«проверенные в эксплуатации» технологии и целевые библиотеки. Это означает:
- применение целевых библиотек, использующихся в течение достаточно длительного времени в проектах
с сопоставимой сложностью и тактовой частотой;
- доступность технологии и соответствующей целевой библиотеки в течение достаточно длительного перио
да. поэтому можно считать, что библиотека обеспечивает достаточную точность моделирования.
Е.ЗО Процедуры, основанные на сценарии
Цель. Воспроизводимость результатов и автоматизация циклов синтеза.
Описание. Автоматическое и основанное на сценарии управление циклами синтеза, включая определение
применяемых ограничений. Помимо точной документации на все ограничения синтеза, это помогает воспроизве сти
список соединений после изменения исходного кода на языке (V)HDL при идентичных условиях.
Е.31 Реализация тестовых структур
Цель. Проектирование тестируемых СИС. гарантирующих заключительное испытание.
Описание. Проектирование тестируемости с помощью создания различных тестовых структур обеспечивает
создание схем, которые легко тестируются, например:
- сканирование пути. В этом методе либо все (полное сканирование проекта) или часть триггеров (частичное
сканирование проекта) соединены в единую цепь или несколько цепей, создающих цепочку сдвиговых регистров.
Метод сканирования пути автоматически генерирует тестовый пример для всей логики схемы. Инструментальное
средство, генерирующее тестовый пример, называют «Автоматическим генератором тестового примера» (ATPG).
Реализация метода сканирования пути существенно улучшает тестируемость схемы и позволяет получить более 98
% тестового охвата при разумных усилиях. Поэтому рекомендуется реализовывать полное сканирование, если
это возможно;
- НЕ—И-дерево. В НЕ—И-дереве все основные входы схемы соединены каскадно и создают цепочку. При
меняя подходящий тестовый пример («блуждающий бит») можно протестировать поведение схемы при переклю
чении (синхронизацию и уровень запуска). НЕ—И-дерево является средством, непосредственно характеризующим
первичные входы. Его рекомендуется применять, если поведение схемы при переключении не может быть про
тестировано иначе;
- встроенное самотестирование (BIST): Самотестирование схемы и в особенности самотестирование встро
енной памяти может быть выполнено очень эффективно, если на кристалле реализовать генератор тестовых при
меров. BIST выполняет автоматическую проверку структуры схемы, применяя псевдослучайные тестовые приме ры
иоценивая сигнатуру реализованной структуры схемы. BIST рекомендуется как дополнительная мера особенно для
тестирования памяти. Тест «Сканирующий путь» может быть заменен на BIST:
- тестирование статического тока потребления (IDDQ-тест). Статическая КМОП-схема потребляет ток. глав
ным образом, в процессе переключения. Поэтому абсолютно исправная схема потребляет очень небольшую ве
личину тока (ток утечки < 1 мА) до тех пор. пока не запускается тестовый пример. IDDQ-тест очень
эффективен и обеспечивает более, чем 50%-ный тестовый охват сразу же после применения нескольких
тестов. IDDQ-тест может быть применен на функциональных тестовых примерах, так же. как и на
синтезированных тестовых приме рах, сгенерированных средствами ATPG. Этот метод тестирования на практике
оказался самым полезным и обна руживал отказы, которые другие тесты редко или даже совсем не могли
выявить. Поэтому данный метод должен применяться дополнительно, вместе с регулярными испытаниями
проекта;
- периферийное сканирование. Тестовая архитектура для проверки соединений компонентов на печатной
плате реализуется в соответствии со стандартом JTAG. Тот же самый подход может быть применен для проверки
соединений модулей на уровне кристалла. Периферийное сканирование в основном рекомендуется для
улучше ния тестируемости печатных плат.
81