ГОСТ Р МЭК 61508-7—2012
Цель. Предотвращение отказа в процессе эксплуатации программного блока применением прошедшего под
тверждение соответствия программного блока.
Описание. Если поставщик подтверждает соответствие программного блока, то должны быть выполнены
следующие требования:
- должно быть выполнено подтверждение соответствия программного блока для его использования в систе
ме. связанной с безопасностью, и оно должно иметь по крайней мере эквивалентный или более высокий уровень
полноты безопасности, чем планируемая система:
- должны быть выполнены все предположения и ограничения, которые необходимы для подтверждения со
ответствия программного блока:
- должны быть легкодоступны все необходимые документы для подтверждения соответствия программного
блока, см. также Е.17 «Документальное оформление результатов моделирования»:
- должна строго соблюдаться каждая спецификация поставщика и доказательство соответствия должно
быть документально оформлено.
Е.21 Подтверждение соответствия программных блоков, специфицированных на языке описания ап
паратных средств, для проектирования микросхем
П р и м е ч а н и е — См. Е.6 «Функциональное тестирование на уровне модулей».
Цель. Предотвращение отказа в процессе эксплуатации программного блока подтверждением соответствия
программного блока в процессе его создания.
Описание. Если программный блок не разработан конкретно для эксплуатации в системе, связанной
с безопасностью, то для сгенерированного кода должно быть проведено подтверждение соответствия в тех же
самых условиях, которые применяются для проведения подтверждения соответствия любого исходного кода.
Это означает, что должны быть определены и выполнены все возможные тестовые примеры. Затем с помощью
моделирования должна быть выполнена функциональная проверка.
Е.22 Моделирование логической схемы на основе списка соединений для проверки ограничений син
хронизации
Цель. Независимая проверка достигаемого ограничения синхронизации во время синтеза.
Описание. Моделирование ложческой схемы на основе списка соединений, созданного на этапе синтеза,
с учетом реальной длины соединений при расчёте времени задержки в линиях связи и задержек в логических эле
ментах. Должны быть сформированы такие входные сигналы, с помощью которых будет охвачен высокий процент
ограничений синхронизации и будут включены все наихудшие случаи для синхронизации. Вообще входные сигна
лы должны быть такими, чтобы выполнялся «Функциональный тест на уровне модуля» (Е.6) или «Функциональный
тест на верхнем уровне» (Е.7), подходящие критерии для выбора которого обеспечены при условии, что во вре мя
функционального теста может требоваться достаточный тестовый охват. Схема должна быть протестирована при
наилучших и наихудших условиях при указанной максимальной тактовой частоте.
Проверка синхронизации может быть выполнена с помощью автоматической проверки времени установки
и времени промежуточного хранения для элементов памяти (триггеров) целевой библиотеки, а также с помощью
функциональной проверки схемы. Функциональная проверка в основном должна осуществляться с помощью
ана лиза выходных сигналов микросхемы. Она может быть выполнена автоматически, путем сравнения выходных
сиг налов схемы с соответствующей эталонной моделью или с исходным кодом схемы на языке (V)HDL. Этот тест
из вестен как «регрессионный тест» и его выполнение должно быть более предпочтительным по сравнению с
ручной проверкой выходных сигналов.
П р и м е ч а н и е — Данный метод позволяет проверить работу системы синхронизации только для тех пу
тей списка соединений логических элементов, которые фактически активны во время моделирования и поэтому
такой специально формируемый метод не может обеспечить полный временной анализ схемы в общем случае.
Е.23 Статический анализ задержки распространения сигнала (STA)
Цель. Независимая проверка ограничений синхронизации, осуществляемая во время синтеза.
Описание. Статический временной анализ (STA) анализирует все пути списка соединений (схемы), полу
ченного средствами синтеза, с учётом реальной длины соединений при расчёте времени задержки в пиниях связи и
задержек логических элементов, не выполняя реальное моделирование. Это позволяет в общем случае выпол нить
полный анализ ограничений синхронизации для всей схемы. Тестируемая схема должна быть проанализиро вана в
наипучших и наихудшие условиях эксплуатации, на максимально задаваемой тактовой частоте, с учетом возможной
неустойчивости синхронизации и расфазировки ее рабочего цикла. Число путей, не соответствующих
синхронизации, может быть ограничено определенным минимумом, в зависимости от испльзуемого метода про
ектирования. Перед началом проектирования рекомендуется исследовать, анализировать и определять применя
емый метод, который должен обеспечить легко читаемые результаты.
П р и м е ч а н и е — Можно предположить, что STA явно охватывает все существующие синхронизируе
мые пути, если:
а) ограничения синхронизации должным образом определены;
79